文章目錄

• 前言
• 一、建工程(.qpf文件)
• 二、新建Verilog HDL（.v文件）
• 三、新建原理圖（.bdf文件）
• 四、新建SignalTap（.stp文件）
• 五、SignalTap仿真結果
• 總結

前言

本文的主要內容是Quartus II下SignalTap仿真，下面將通過一個例子來介紹。

---

例子：

設計一個計數器，當計數值為0-8時，OV輸出為0，當計數值為9-17時，OV輸出1。

---

一、建工程(.qpf文件)

建工程可參見：Quartus II從建工程、繪圖、編譯到仿真詳細過程。
注意這里的芯片不要選錯。

---

二、新建Verilog HDL（.v文件）

這里要注意模塊的名稱不要和工程名重復，否則編譯時會報錯。
Verilog代碼如下：

module counter08_917( CLK, CNTVAL, OV ); //這里的名字不要和起的工程名重復 input CLK; output [5-1:0] CNTVAL; output OV; reg [5-1:0] CNTVAL; reg OV; always @ (posedge CLK) beginif(CNTVAL >= 17)CNTVAL <= 0;elseCNTVAL <= CNTVAL + 1'b1; end always @ (CNTVAL) beginif(CNTVAL >= 9)OV = 1'b1;elseOV = 1'b0; end endmodule

寫好代碼后確保沒有錯誤，不用編譯，直接右擊文件，選擇Create Symbol Files for Current File，等待生成Symbol即可。

---

三、新建原理圖（.bdf文件）

雙擊空白處，彈出如下窗口，在Libraries下的Project中選擇上面Verilog文件生成的Symbol，添加到原理圖中。

在Name處輸入自己想要添加的器件名稱，例如input/output等，畫完原理圖如下。

分配管腳可以參見：Quartus II連接開發板后從繪圖、分配管腳、編譯到下載的過程。

到這里就可以先編譯一下，應該沒什么問題。

可以在Tools下查看RTL視圖。

RTL視圖如下。

雙擊后可查看內部結構。

---

四、新建SignalTap（.stp文件）

在File——>New下選擇SignalTap II Logic Analyzer File。

新建完成后，先把SignalTap文件File——>save as保存到自己的工程下。

然后在Clock處選擇自己原理圖中的時鐘信號。


添加輸出OUT和OV信號，注意Filter的選擇。

添加成功后如下圖。

完成后再總體編譯一下。

然后將其下載到開發板上。

---

五、SignalTap仿真結果

在仿真時，SignalTap窗口下的JTAG那里要選擇電腦識別出來的開發板接口。

SignalTap仿真的結果如下圖所示，由于OUT是16進制數，所以可以看到在00h-08h時OV輸出為0，在09h-11h時OV輸出為1，這符合我們的題目要求。

下面是vector waveform file波形仿真的仿真結果，可以發現SignalTap的仿真結果更加的平穩，沒有毛刺。

---

總結

以上就是Quartus II下SignalTap仿真的全部內容了，大家可以在實踐時自己體會其與vector waveform file波形仿真的差別。

總結

以上是生活随笔為你收集整理的Quartus II下进行SignalTap仿真的全部內容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網站內容還不錯，歡迎將生活随笔推薦給好友。