摘要 2021

共質心 (CC) 布局樣式被廣泛用于最小化模擬模塊中匹配設備之間變化的影響，例如電流鏡組和差分對。 本文介紹了一種用于晶體管陣列的建設性、性能感知的 CC 布局和布線算法。 具體來說，所提出的方法最大限度地提高了擴散共享，結合了基于擴散長度 (LOD) 的應力引起的性能變化，并減輕了電阻寄生和電遷移 (EM) 熱點，所有這些在現代技術節點中都是至關重要的。 所提出的算法在商用 12nm FinFET 工藝中使用單元級和電路級測試用例進行了驗證。 與現有工作相比，使用所提出的方法生成的單元顯示在存在系統變化、LOD、布局寄生和 EM 引起的退化的情況下提供更好的性能。

調研

CC 布局以最小化系統變化已被廣泛研究 [8]-[16]。 在 [8]-[11] 中，已經提出了用于電容器陣列的 CC 布局和布線算法。 然而，這些算法不適用于晶體管陣列，其中必須考慮擴散共享和 LDE 等因素。
[13]、[14] 中的工作提出了構造算法來生成晶體管陣列的 CC 模式。 在 [14] 中，熱效應也被考慮用于布局生成。 然而，它們都沒有解決路由問題，或者晶體管或 LDE 之間的擴散共享問題。 在 [15] 中，提出了一種擴散共享感知 CC 布局和布線算法。 為了最大化擴散共享，電路由圖表示，節點由頂點表示，源漏連接由邊表示，并且考慮所有可能的歐拉路徑的迭代方法用于放置：這種枚舉可能很昂貴。 但是，沒有考慮 LDE 和寄生失配。 在 ALIGN 中，基于生成器的方法用于生成模擬單元的布局圖案，例如電流鏡和差分對 [17]。 這些單元的 CC 布局和布線模式由開發人員/用戶指定。
在 [12] 中，分散的概念，即晶體管的單位單元在整個布局中分布的程度，用于比較布局和生成最大分散布局的方法。 然而，所提出的技術只能應用于具有兩個晶體管的陣列。 在 [16] 中研究了考慮柵極未對準影響的 FinFET 的 CC 布局。 布局算法是擴散共享感知的，并最大化單位單元的分散以最小化隨機失配，并使用寄生感知路由算法。 但是，由于布線、主要 LDE 模式（如擴散長度 (LOD) 和 EM）導致的寄生失配并沒有考慮在內。 此外，這些算法是為電流鏡結構開發的，因此限制了它們的使用。

C. 我們的貢獻
我們的貢獻總結如下：
? 我們提出了一種用于晶體管陣列的通用建設性 CC 布局算法，該算法最大限度地提高了器件之間的擴散共享，并且對布線友好。
? 我們將LDE 感知融入CC 布局算法中，這在較低技術節點中非常重要。
? 我們開發了一種寄生不匹配感知路由算法，該算法還包含了 EM 考慮因素。
? 我們通過實驗證明，與現有方法相比，使用我們的方法放置和布線的晶體管陣列在存在系統變化、LDE、布局寄生和 EM 引起的退化的情況下表現更好。
本文的其余部分組織如下：第二部分回顧了較低技術節點的片上變化和 LDE。 第三節介紹了建設性的 CC 布局和布線算法。 第四節展示了在不同測試用例上對所提出算法的驗證，第五節總結了本文。

背景

技術縮放一直是提高集成電路性能的重要工具。 然而，連續的技術世代導致了復雜的變化模式，導致電路性能參數的不可預測性。 確保器件匹配的布局結構的使用對于高性能模擬電路的設計至關重要。
設計中的變化通常歸因于工藝、電壓和溫度 [1]。 電壓變化可以使用精心設計的供電網絡進行控制，并且溫度變化通常具有廣泛的影響。 工藝引起的片上變化可以分為系統變化，可以預測的建模，或隨機變化，只能用統計方法表示。 系統變化的一些來源是光掩模誤差 [2]，以及芯片上的工藝參數梯度（例如，跨芯片長度變化）[3]。 隨機摻雜劑波動 (RDF) [4] 和線邊緣粗糙度 (LER) [5] 是隨機變化源的示例，并被建模為不相關的分布。
通過增加器件面積可以減少隨機變化 [6]。 為了減少系統變化的影響，共質心 (CC) 布局圖案被廣泛用于確保陣列結構（例如晶體管和電容器）中的匹配。 在 CC 布局中，要匹配的器件被劃分為稱為單元的小器件； 這些單位單元的放置使得陣列中所有設備的質心相同[7]。 該圖案圍繞 X 軸和 Y 軸對稱：所有器件均勻分布，布局的縱橫比接近正方形 [7]。 例如，圖 1 顯示了差分對的 CC 布局圖案。 器件 A 和 B 分別被分為 16 個單元單元并放置，使得質心在 C 處重合。CC 布局可最大限度地減少系統變化的影響，但手動生成最佳 CC 布局既困難又耗時。 此外，CC 布局還必須對布線友好：例如，差分對（圖 1）中器件 A 和 B 端子的電阻性寄生效應會影響晶體管跨導，并且應該很小且匹配。 這可以通過將== CC 布局與 CC 布線相結合來實現。
模擬設計更容易在舊技術中構建，但由于應用驅動的將模擬片上功能與數字處理集成在一起的需求，越來越多的模擬電路設計在較低的技術節點上。 在此類技術中，版圖相關效應 (LDE) 和互連寄生效應至關重要，必須在版圖生成期間加以考慮。 LDE 會影響器件的閾值電壓和遷移率，并可能導致器件之間的差分失配，除非在布局和布線期間特別加以應對。 先進技術中的高電阻寄生效應也會改變電路性能。 在較低金屬層中，最小尺寸導線的導線電阻很高，識別敏感導線并通過使用更寬的連接==來降低它們的電阻非常重要，通常使用 FinFET 節點中的平行線來實現。 使用更寬的連接還可以通過降低電流密度來有效地減輕電遷移 (EM)。 通孔電阻在納米級技術中也很重要，并且在較低金屬層中單向布線的要求要求 CC 布局使用具有少量通孔的布線。
相鄰晶體管之間的擴散共享在所有技術中都很重要，因為它可以幫助減少單元面積并降低源/漏擴散寄生效應。 對于納米級技術至關重要的是，互連寄生效應也減少了：緊湊型單元的布線長度更短，因此布線寄生效應更低，并且擴散共享的使用減少了通孔的數量。 擴散共享對于 CC 布局特別棘手，因為它必須在陣列中均勻執行，以便每個器件匹配以具有相同數量的擴散中斷以避免不匹配。

片上變異

片上變異可被分類為系統變異或空間變異；后一類包括隨機變量。系統變化通常被建模為橫跨芯片的梯度，而空間變化被進一步分類為具有短相關距離或長相關距離 [6] 。具有比晶體管尺寸小得多的相關距離的空間變化，例如隨機摻雜劑波動 (RDF) [4]，通常被稱為隨機變化 [6] 。在本文中，我們驗證了我們提出的算法對所有這些變化。我們使用類似于 [19] 的方法，使用隨機場 [18] 來模擬空間變化。

布局依賴效應 版圖相關效應LDE layout dependency effects

阱鄰近效應 (WPE)

在先進的技術節點，LDE [20]-[22] 會引起晶體管性能參數的變化，這些變化源于布局中的相對位置。 接下來討論最常見的 LDE（圖 2）。 阱鄰近效應 (WPE) 在納米級 CMOS 節點，為了最大限度地減少閂鎖效應，使用高能離子來創建深逆行阱剖面 [22]。 然而，高能離子在光刻膠邊緣散射并改變摻雜分布，從而根據器件與阱邊緣的距離改變器件的 Vth。 這種效應通常稱為 WPE [22]。 圖 2（b）中顯示了設備 B 的井間距。 WPE 引起的失配可以通過使阱邊緣遠離器件或通過為要匹配的器件保持相等的阱間距來最小化。

工藝引起的應力已被有意用于納米級節點以提高晶體管性能。 但是，這種改進取決于器件布局及其接近程度，因此會產生 LDE。 應力引起的主要 LDE 如下：

擴散長度 (LOD)

最重要的 LDE 之一是由 LOD 效應引起的 [23]，由此晶體管上的應力以及其 Vth 隨擴散區域的長度而變化。 LOD [23] 的影響由兩個參數 SA 和 SB 描述，即從多晶柵到器件兩側的擴散/有源邊緣的距離。 對于柵極長度為 Lg 和 n 個單位單元的器件 [24]：

) 顯示設備 A 和 B 的單位單元的 SA 和 SB 參數。要匹配的設備必須具有相同的 SA 和 SB 值，以匹配它們的閾值電壓偏移，

氧化物定義 (OD) 間距和寬度

OD 區域（有源區）之間的間距，如圖 2（b）所示，改變了晶體管中感應的應力； 因此，Vth 隨 OD 間距的變化而變化 [20]。 該效應也稱為氧化物間距效應 (OSE)。 此外，晶體管中產生的應力隨OD寬度（有源區寬度）而變化。 通過為要匹配的設備保持相同的 OD 寬度和間距，可以避免這些影響。 對于模擬單元，使用基于單位單元的方法，其中要匹配的設備被劃分為單位單元，因此，為不同的設備保持相同的 OD 寬度。 此外，跨單元格使用相同的 OD 間距。 此外，單元格的放置使得要匹配的器件具有相同數量的擴散中斷（即 OD 中斷）。

柵極間距

晶體管中引起的應力也是柵極間距或多晶硅間距的函數 [20]。 器件 A 的柵極間距如圖 2(b) 所示。隨著柵極間距的增加，多晶硅周圍的應力源材料的體積增加，這會導致晶體管溝道中的感應應力增加，因此，Vth 會發生變化。 在模擬單元中，通過對要匹配的器件使用相同的多晶硅間距，可以將這種影響降到最低。

在這項工作中，我們使用了一種晶胞方法，該方法旨在完全抵消除LOD和WPE以外的所有lde。具體來說，對于我們放置在CC中的模擬塊，門/多邊形間距是均勻的; 通過構造，晶胞方法確保OD寬度是均勻的；由于使用了基于行的晶胞放置方法，每個晶體管的y方向OD間距 (OSE) 是均勻的，并且由于擴散共享，x方向間距是均勻的。因此，我們專注于通過使用假人和使用放置技術來優化LOD和WPE不匹配。

LOD和WPE不能完全消除，盡量減少。

電遷移和寄生

在納米級技術中，EM 已成為主要的可靠性問題，尤其是對于大量直流偏置電流可以長時間流動的模擬和混合信號電路。 長時間流過金屬線的電流會由于電子風而導致金屬原子的物理遷移。 在一段時間內，這種老化現象會增加導線電阻或導致具有高電流原子通量的線路出現開路故障。 在較舊的技術中，EM 主要是上層金屬層的問題，但隨著線材厚度的縮小，這些問題在電流密度高的下層金屬層中最為關鍵。

寄生效應在模擬布局中至關重要，會顯著降低電路性能并導致電路故障。 節點可能對電阻或電容寄生或兩者都敏感。 通常，在納米級技術節點中，較低金屬層的電阻率非常高 [25]。 此外，由于通孔數量增加，較低金屬層的單向布線會導致寄生效應增加。 因此，電阻寄生效應往往在模擬單元級別占主導地位。 在電流鏡中，這些布線寄生效應會導致匹配器件的源極電壓不匹配，并可能導致電流比偏移。 在差分對電路中，這些寄生效應會影響電路的跨導 (Gm)，從而進一步降低模擬電路的性能，例如運算跨導放大器 (OTA) 的增益和帶寬。

數據集

四設備CMB 無設備CMB

實驗指標

定性比較

在OTA、比較器和DAC等模擬電路中，電流鏡和差分對等晶體管組之間需要CC。 在本節中，我們將 CC 布局和布線算法應用于一組模擬單元：電流鏡組和級聯差分對。 這些算法也適用于其他需要 CC 布局的模擬單元——交叉耦合對、差分和級聯負載等。我們將我們的工作與 [15]、[16] 中提出的算法進行比較，并強調我們方法的優勢 . 我們對幾個電路示例進行了定性比較，并展示了這些電路子集的布局后仿真結果。
我們首先使用圖 7-9 所示的測試用例驗證我們的 CC 布局和布線算法。 我們將我們的算法與 [15]、[16] 中提出的算法進行比較。 根據第一節和第二節中討論的五個品質因數 (FOM) 對結果進行比較：
(1) 系統變異容差：放置是否為 CC。
(2)擴散共享：擴散共享是否最大化。
(3) LDE：放置是否考慮LDE的影響。
(4)寄生失配：寄生失配是否被最小化。
(5) EM：在布線過程中是否解決了 EM 約束。
在圖 7 中，顯示了四個器件電流鏡組 (CMB) 測試用例。 CMB 的一個關鍵性能指標是電流比，它會因寄生電阻而顯著降低：在我們的方法中，為了保持正確的比率，器件端子處的寄生效應會降低，使得 IR 壓降僅為 ε 的一小部分 隨機 Vth 或偏置電壓（第 (III-C) 節）。 對于 CMB，由于 LDE 導致的 Vth 失配較低很重要，我們在放置過程中通過適當定位器件并在必要時添加假人來結合這一點。 最后，擴散共享對于 CMB 也很重要，因為它可以減少面積和輸出電容，這對于高速設計至關重要。
三個不同的四設備 CMB 示例用于第一次比較，如圖 7（b）-（d）所示。 使用我們在 [15]、[16] 中提出的方法和算法的布局也顯示在圖中。 我們比較了這些方法的五種 FOM。 所有方法都使用 CC 布局和布線，因此結果可以容忍系統變化。 然而，與我們的方法不同的是，其他方法都沒有在路由期間考慮 EM，因此它們很容易面臨高級 FinFET 技術中這些大電流模擬電路的可靠性問題。 在所有圖中，擴散中斷由陰影單元顯示。

? 圖7(b) 顯示了M = [2, 2, 4, 10],K = 2 的情況。對于這種情況，所有三種布局都成功地最大化了擴散共享。 然而，具有相同數量單位單元的器件 A 和 B 將看到 LDE 和使用 [15]、[16] 的布局的寄生不匹配，如圖 7(b) 所示。 這些將導致電流失配，從而導致電流比率偏離其標稱值。 ? 圖 7? 顯示了輸入 M = [2, 2, 4, 8],K = 1.3 的位置。 在這種情況下，使用我們的方法和 [15] 中的方法生成的布局最大化擴散共享，而使用 [16] 的布局在設備 B 和 C 之間有擴散中斷。這將導致相應節點的面積和寄生效應增加 . 此外，使用 [15] 的布局導致器件 A 和 B 之間的寄生不匹配，而使用 [16] 的布局具有寄生和 LDE 不匹配，因此會出現電流比不匹配。 ? 在圖7(d) 中，M = [4, 4, 8, 8],K = 1.3，所有三個位置都最大化擴散共享。 然而，使用 [15] 生成的布局存在寄生和 LDE 不匹配，尤其是在具有相同單元單元數的器件之間。 在 [16] 中，器件 A、B、C 和 D 之間存在寄生失配。

后仿真

我們還使用商用 12nm FinFET 工藝對這些測試用例進行布局后仿真，并將結果列在表 1 中。對于 CMB 測試用例，前兩行顯示了考慮和不考慮 LDE 的電流比：該分析將 LDE 失配與布局和布線不匹配導致的寄生隔離 。

具體方法

片上變化可分為系統變化或空間變化； 隨機變化包含在后一類中。 系統變化通常被建模為跨芯片的梯度，而空間變化進一步分類為具有短相關距離或長相關距離 [6]。 相關距離遠小于晶??體管尺寸的空間變化，例如隨機摻雜波動 (RDF) [4]，通常稱為隨機變化 [6]。 在本文中，我們針對所有這些變化驗證了我們提出的算法。 我們使用類似于 [19] 的方法使用隨機場 [18] 模擬空間變化。
在先進的技術節點，LDE [20]-[22] 會引起晶體管性能參數的變化，這些變化源于布局中的相對位置。 接下來討論最常見的 LDE（圖 2）。 阱鄰近效應 (WPE) 在納米級 CMOS 節點，為了最大限度地減少閂鎖效應，使用高能離子來創建深逆行阱剖面 [22]。 然而，高能離子在光刻膠邊緣散射并改變摻雜分布，從而根據器件與阱邊緣的距離改變器件的 Vth。 這種效應通常稱為 WPE [22]。 圖 2（b）中顯示了設備 B 的井間距。 WPE 引起的失配可以通過使阱邊緣遠離器件或通過為要匹配的器件保持相等的阱間距來最小化。
工藝引起的應力已被有意用于納米級節點以提高晶體管性能。 但是，這種改進取決于器件布局及其接近程度，因此會產生 LDE。 由應力引起的主要 LDE 如下： 擴散長度 (LOD) 最重要的 LDE 之一是由 LOD 效應引起的 [23]，由此晶體管上的應力以及其 Vth 隨晶體管的長度而變化 擴散區。 LOD [23] 的影響由兩個參數 SA 和 SB 描述，即從多晶柵到器件兩側的擴散/有源邊緣的距離。 對于柵極長度為 Lg 和 n 個單位單元的器件 [24]：

圖 2(a) 顯示了器件 A 和 B 的單位單元的 SA 和 SB 參數。要匹配的器件必須具有相同的 SA 和 SB 值，以匹配它們的閾值電壓偏移 ΔVth。
氧化物定義 (OD)
間距和寬度 OD 區域（有源區）之間的間距，如圖 2（b）所示，改變了晶體管中感應的應力； 因此，Vth 隨 OD 間距的變化而變化 [20]。 該效應也稱為氧化物間距效應 (OSE)。 此外，晶體管中產生的應力隨OD寬度（有源區寬度）而變化。 通過為要匹配的設備保持相同的 OD 寬度和間距，可以避免這些影響。 對于模擬單元，使用基于單位單元的方法，其中要匹配的設備被劃分為單位單元，因此，為不同的設備保持相同的 OD 寬度。 此外，跨單元格使用相同的 OD 間距。 此外，單元格的放置使得要匹配的器件具有相同數量的擴散中斷（即 OD 中斷）。
柵極間距 晶體管中引起的應力也是柵極間距或多晶硅間距的函數 [20]。 器件 A 的柵極間距如圖 2(b) 所示。隨著柵極間距的增加，多晶硅周圍的應力源材料的體積增加，這會導致晶體管溝道中的感應應力增加，因此，Vth 會發生變化。 在模擬單元中，通過對要匹配的器件使用相同的多晶硅間距，可以將這種影響降到最低。
在這項工作中，我們使用了一種單位單元方法，旨在消除除 LOD 和 WPE 之外的所有 LDE。 具體來說，我們放置在 CC 中的模擬塊的柵極/多晶硅間距是統一的； 通過構造，單元格方法確保OD寬度是均勻的； 由于使用了基于行的單位單元放置方法，每個晶體管的 y 方向 OD 間距 (OSE) 是均勻的，并且由于擴散共享，x 方向的間距是均勻的。 因此，我們專注于通過使用假人和使用放置技術來優化 LOD 和 WPE 不匹配。
C. 電遷移和寄生效應
在納米級技術中，EM 已成為主要的可靠性問題，特別是對于大量直流偏置電流可以長時間流動的模擬和混合信號電路。 長時間流過金屬線的電流會由于電子風而導致金屬原子的物理遷移。 在一段時間內，這種老化現象會增加導線電阻或導致具有高電流原子通量的線路出現開路故障。 在舊技術中，EM 主要是上層金屬層的問題，但隨著線材厚度的縮小，這些問題在電流密度高的下層金屬層中最為關鍵。
寄生效應在模擬布局中至關重要，會顯著降低電路性能并導致電路故障。 節點可能對電阻或電容寄生或兩者都敏感。 通常，在納米級技術節點中，較低金屬層的電阻率非常高 [25]。 此外，由于通孔數量增加，較低金屬層的單向布線會導致寄生效應增加。 因此，電阻寄生效應往往在模擬單元級別占主導地位。 在電流鏡中，這些布線寄生效應會導致匹配器件的源極電壓不匹配，并可能導致電流比偏移。 在差分對電路中，這些寄生效應會影響電路的跨導 (Gm)，從而進一步降低模擬電路的性能，例如運算跨導放大器 (OTA) 的增益和帶寬。

模擬單元的圖形表示
我們為模擬電路（例如電流鏡、差分對、級聯差分對、級聯負載等）中常用的基于晶體管的構建塊單元（無無源器件,without passive）開發了一種 CC 布局算法，我們將其稱為 “模擬單元。”
我們將模擬單元的晶體管網表表示為圖形 G(V, E)。 頂點集 V 表示原理圖/網表中的節點，邊集 E 對應于晶體管的源漏連接，其中器件的邊數等于器件的單位單元數。 圖 3(a) 顯示了 PMOS 級聯負載的示意圖及其相應的圖表。 級聯負載有四個設備，其中設備 A 和 D 各有兩個晶胞，而 B 和 C 各有一個晶胞。 相應的圖表如圖3（b）所示。

CC布局
在算法 1 中，我們提出了以 CC 模式將設備放置在模擬單元中的過程。 除了消除器件中的系統工藝變化（由 CC 布局確保）外，該算法還通過最大化擴散共享和合并 LDE 來優化布局的面積和源極/漏極寄生效應。 該算法的輸入是模擬單元網表，其中列出了每個設備的單元格數量以及單元格縱橫比 (K)。

該算法可以使用當前鏡像庫來解釋。 圖 4(a) 顯示了示例電路的示意圖，該示例電路由 A、B、C、D 和 E 五個器件組成，其多重矩陣 M = [2, 2, 4, 8, 8] 表示，在同一個 順序，這五個設備的單元格數。 電路圖如圖 4(b) 所示。 該算法通過以下步驟進行：
第 1 步預處理首先，將 M 中具有奇數個單位單元的設備列表存儲在列表 U 中（第 4 行）。 這些奇數單元將被分成半單元（即，單元具有與單元相同的高度，但與單元相比具有一半的有效寬度）。 這種轉換確保了所有設備的單元格數量均等，從而實現了 CC 布局。 然而，由于這些半單元不能與其他“全單元”共享擴散，并且必須放置在布局矩陣 X 的邊緣，我們將它們添加到必須位于 X 邊緣的單元列表 U 中 。
接下來，剩余的單元格被分成兩半并存儲在列表 Mhalf 中（第 5 行）。 在接下來的步驟中，我們將首先將 Mhalf 中的單元格放置在數組下半部分的矩陣 X 中； 當矩陣有奇數行時，中間行的左半部分也被填充。 稍后，在第 5 步中，我們將通過 CC 點將此位置反映到矩陣的另一半。
為了放置這半部分，為 Mhalf（第 7 行）中的單元創建了一個圖 G(V, E)：請注意，這里的邊數與圖 3 不同，圖 3 顯示了 M 的圖。 電流鏡組測試用例如圖 4(b) 所示。 接下來，檢測 Mhalf 中具有奇數重數的單位單元：這些單元必須位于歐拉路徑的終點，并且只能放置在 CC 放置矩陣 X 的邊界處而沒有擴散中斷。所有這些單元都被添加 到列表 U（第 8-14 行）。 當 Mhalf 的一個元素是奇數（即它必須在歐拉路徑的端點）并且它的源極或漏極除了與 Mhalf 中的設備之外沒有其他連接時，就會出現這種情況。 對于當前鏡像庫測試用例，列表 Mhalf 和 U 如圖 4? 所示。
第 2 步長寬比計算（第 16-22 行） 在這一步中，計算矩陣 X 的行數和列數 (r × q)，從而獲得近似正方形的長寬比。 行數使用第 16 行計算，并根據列表 U 中的單元格（第 17-19 行）進行調整：我們將在步驟 3 中詳細說明。最后，列數和 CC 點 (CX, CY) 為 計算（第 20-22 行）。 對于當前的鏡像庫測試用例，陣列大小為 4×6，CC 點位于 (3, 2)。
第 3 步在 U 中放置晶胞（第 24-36 行） 在此步驟中，將 U 中的晶胞放置在 X 的邊界處。如果 U 中的晶胞總數為奇數（即，U 的長度為 奇數），然后將其中一個晶胞放置在奇數行的中心，沒有擴散中斷（第 24-27 行）； 在第 2 步中，我們確保當 U 的長度為奇數時，總行數為奇數（第 17-19 行）。 U 中的剩余單位單元放置在 X 的邊界（第 28-36 行）。 為此，首先，我們初始化一個計數器 n（第 29 行），它從 X 的最左端和最右端選擇一列用于單元格放置。 一旦最左邊和最右邊的列被填滿，計數器就會增加并選擇下一個列（第 33-35 行）。 例如，在電流鏡測試用例中，U 中有兩個單元單元，每個單元來自設備 A 和 B。它們放置在左右邊界位置，如圖 4? 所示。 在這種情況下，每條邊的一列就足夠了； 如果需要，計數器的作用是填充第二列或第三列。
第 4 步在 Mhalf 中放置單元格 Mhalf 中的單元格按升序排序并存儲在 Mtemp（第 38 行）中，它表示尚未放置的單元格集。 此后，從第 39 行開始，將單元格放置在一半的行上。每行中的這些單元格交替放置在 CC 點的左側/右側。 放置在一行中的單元格的起始位置由兩個變量 Zl 和 Zr 設置（第 41 行）。 最初，Zl 和 Zr 分別設置為 CY 和 CY +1（第 41 行）。 在 CC 點的左（右）放置一個晶胞后，Zl（Zr）減（加）一并更新位置。 換言之，Zl和Zr在CC的左/右的單元放置之后移動到CC位置的左/右。 然后將 Mtemp 中的單元格連續放置在一行中，直到它被填滿（第 42 行）。
將單元格填充到行中的順序基于為每個設備計算的參數比率（第 43 行）：這是該設備在 Mtemp 中未放置的單元格與單元格總數的比率 半個。 原則是，如果相對而言，到目前為止已經放置了一小部分單元格，我們就選擇一個設備進行放置。 這有助于確保設備更好地分散。 使用這個原理，算法現在從 Mtemp 中選擇一個設備（如果可能，可以共享擴散區域）并具有最大比率（第 46 和 56 行）。
在每一行中，該方法交替地將單元格放置在 CC 點的左側和右側。 布爾計數器 Z 用于通過驗證它是 0 還是 1 來強制執行此操作。這種交替的例外是當總行數為奇數并且 CC 放置發生在中間行時：在這一行中，單元格被放置 僅在 CC 的左側。 正如我們稍后將解釋的，這個左半行將在關于 CC 點的步驟 5 中反映到右半行。 因此，布爾計數器 Z 每次將一個單元格放置在一行中時都會反轉，除非總行數為奇數且單元格放置在中間行（第 65-67 行）。 此外，如果設備已經被放置在列中（在不同的行中），為了最大限度地減少 LOD 不匹配，其他設備的優先級高于該設備（第 48-51 行和第 58-61 行）
例如，在電流鏡組測試用例中，首先選擇器件C：此時沒有器件可以共享擴散區，C是Ratio值最高的器件。 它在 X 中的位置如圖 4(d) 所示。 此后，Ratio 被更新，現在 Ratio 值最大的設備 D 被放置，如圖所示。 此時，該行已填滿，我們移至下一行。 重復該過程，直到放置所有單元格，如圖 4(f)-(g) 所示
Step 5后處理算法，如前所述，將一半設備（以M為單位）放在下部陣列中。剩余的一半器件在X中的CC點周圍反射。反射在穿過CC點的水平線上進行。如果行數為奇數，則需要對中間的行執行附加步驟：將其左半部分鏡像到右半部分以創建CC對稱性。如圖所示。4 (h) （第71行）。
最后，使用 (1) 計算由于 LOD 效應導致的兩個器件之間的最大閾值電壓失配 Δmax V。 每個晶胞的 SA/SB 值首先根據放置計算，然后使用 (1) 計算 Δmax V。 可以使用 X 左側/右側的虛擬對象來最小化失配（這將增加 SA 和 SB，如圖 2 所示，因此會降低 Δmax V ）。 為了在 ε · Vth 內最小化 Δmax V（ε 是用戶定義的容差），使用 (1) 計算 SA/SB 的值，并計算 X 左側/右側所需的虛擬單元格數以滿足 SA/SB 標準。 WPE 的最佳解決方法是使用確保與井邊緣的最小距離的虛擬單元。

放置完成后，我們的下一個任務是布線 CC 陣列。 由于納米級模擬電路中的互連瓶頸，CC 布局必須仔細布線以避免性能下降。 如第 II-C 節所述，EM 和電阻性寄生效應都是布線中的重要考慮因素。 對于長時間承載大量直流電流的導線，必須考慮 EM 因素以控制導線中的電流密度，尤其是在較低的金屬層中。 此外，特別是在先進技術中，較低金屬層中的高線電阻和高通孔電阻意味著沿這些線的 IR 壓降可能很高和/或不匹配，從而顯著改變了電路性能指標。 通過識別敏感導線和在節點之間使用多個并聯連接，可以減少這兩種影響，從而有效地降低電阻以及 EM 的電流密度。
算法 2 描述了一種 CC 路由方法，該方法具有寄生不匹配感知和 EM 感知。 為了滿足電流密度限制的約束或減少 IR 壓降，該算法有效地加寬了線寬以滿足這些約束。 在 FinFET 技術中，由于著色規則，線加寬意味著必須使用多條平行線。 沿導線的 IR 壓降會移動晶體管偏置點并影響偏移和匹配。 由于通過晶體管的電流取決于 (VGS -Vth -VIR)，我們使用隨機 Vth 失配作為參考，對于具有指定數量的單位單元的網表來說，這是一種無法控制的變化。 我們將允許的 IR 壓降限制為 Vth 中隨機失配的一小部分。 具體來說，標準偏差 σ(ΔVGS) 計算如下 [26]：

布線算法

路由算法的輸入是電路網表，端子列表，來自算法1的單位單元的CC放置，分數 ε ，偏置電流和電壓，路由層的每單位長度電阻和EM約束以及過程常數 (例如，AVT，β，等)。我們假設原理圖模擬提供了每個單元電池的偏置電壓和電流。我們描述了路由算法，并在圖4中的測試用例上進行了說明。
對于測試用例的終端 S，算法的核心在圖 5 中突出顯示。 我們的總體方案是使用水平線將同一設備的所有單元連接成一行，并使用垂直線跨行連接單元。 首先，我們使用步驟 1 計算一行中垂直磁道 (NV) 和水平磁道 (NH) 的總數。此后，在步驟 2 中計算終端的最大允許 IR 壓降。接下來，進行初始磁道分配 在其中使用單根電線將所有單元電池連接到端子。 圖 5(a) 中測試用例的終端 S 顯示了這一點。 通過優化步驟 3 和 4 中平行垂直/水平線的數量來滿足 IR 壓降約束。例如，垂直線分配在圖 5（b）-（d）中，水平線分配在圖 5（ e)-(f)。 由于光刻驅動的考慮，每個布線金屬層都被限制為單向的，這在先進的 FinFET 技術節點中很常見。 我們從 (Metal2, Metal3) 在 (Horizo??ntal, Vertical) 方向開始布線； 此外，如果需要，可以使用更高的金屬層。 接下來，我們討論每個步驟。 第 1 步：計算軌道數（第 4-5 行） 給定位置，我們首先計算 NV 和 NH。 圖 6(a) 說明了一個大小為 W × H 的陣列。如果 pH 和 pV 分別是水平和垂直導線的間距，RH 是行高，對應于晶胞高度，則

值得跟進

基于生成器的方法用于生成模擬單元的布局圖案，例如電流鏡和差分對 [17],[15 16 ]

系統變異、相關距離[6]，隨機摻雜劑波動 (RDF) [4]；類似于 [19] 的方法，使用隨機場 [18] 來模擬空間變化

CC 布局以最小化系統變化已被廣泛研究 [8]-[16]。 在 [8]-[11] 中，已經提出了用于電容器陣列的 CC 布局和布線算法。【有一篇沒看，已列入PPT】

重點看調研部分的文獻[13-15]

系統
A. K. Sharma et al., “Performance-Aware Common-Centroid Placement and Routing of Transistor Arrays in Analog Circuits,” 2021 IEEE/ACM International Conference On Computer Aided Design (ICCAD), 2021, pp. 1-9, doi: 10.1109/ICCAD51958.2021.9643532.

總結

以上是生活随笔為你收集整理的模拟电路中晶体管阵列的性能感知公共质心布局和布线 ALIGN的全部內容，希望文章能夠幫你解決所遇到的問題。

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