Vivado的安裝以及使用

零. Vivado簡要介紹

Vivado是FPGA廠商賽靈思提供的一款EDA（Electronic Design Automation）工具. 在電子設(shè)計(jì)自動(dòng)化方面, 其主要提供了四種功能: RTL代碼編寫, 功能仿真, 綜合(synthesis)以及實(shí)現(xiàn)(implementation).

• 其中, RTL代碼編寫用于編寫設(shè)計(jì)的HDL描述(利用VHDL和System Verilog兩種語言);
• 功能仿真用于測試編寫出的代碼功能是否符合預(yù)期, 需要編寫相關(guān)的testbench文件;
• 綜合用于講RTL級(jí)描述轉(zhuǎn)換為門級(jí)網(wǎng)表(門級(jí)網(wǎng)表是指設(shè)計(jì)的門級(jí)實(shí)現(xiàn),包含門級(jí)元件和元件之間的連接, 從而更接近底層設(shè)計(jì));
• 實(shí)現(xiàn)用于將門級(jí)網(wǎng)表轉(zhuǎn)換為可以下載到FPGA開發(fā)板上的比特流.

vivado在數(shù)字集成電路設(shè)計(jì)過程中的作用

一. vivado的安裝

Vivado的安裝已經(jīng)有好多文章介紹過, 在這里給出一篇文章
https://blog.csdn.net/taowei1314520/article/details/74860356

二. 使用vivado完成一個(gè)小設(shè)計(jì)-計(jì)數(shù)器

在這里我們以一個(gè)4進(jìn)制計(jì)數(shù)器的設(shè)計(jì)為例, 講解我們?nèi)绾问褂肰ivado進(jìn)行工程設(shè)計(jì)
1. 新建工程
在菜單中點(diǎn)擊file->project->new新建project

新建工程命令所在位置

新建project的時(shí)候注意選擇合適的存放路徑, 然后點(diǎn)擊next; 選擇RTL Project, 點(diǎn)擊next; 選擇對應(yīng)的開發(fā)板, 點(diǎn)擊next; 點(diǎn)擊finish, 完成工程的新建.

新建工程過程示意圖

新建工程project 4 后的Vivado界面

新建設(shè)計(jì)文件
在界面中找到"Source"框, 點(diǎn)擊"+", 選擇"Add or create design sources", 點(diǎn)擊next.

新建設(shè)計(jì)文件過程示意圖一

點(diǎn)擊Creat file, 指定語言類型, 文件名字, 文件存放的位置, 完成設(shè)計(jì)文件的新建.

新建設(shè)計(jì)文件過程示意圖二

新建file之后的界面, 如下圖, 雙擊Source的設(shè)計(jì)文件(在這里, 我命名為counter), 即可打開, 進(jìn)行編輯.

新建完成設(shè)計(jì)文件后的Source窗口示意圖

完成設(shè)計(jì)文件的編寫
這里以一個(gè)四進(jìn)制的計(jì)數(shù)器為例, 代碼如下所示.

// 這是一個(gè)從0開始計(jì)數(shù), 可配置位數(shù)(更改WIDTH), 輸入為時(shí)鐘信號(hào)和復(fù)位信號(hào), 輸出計(jì)數(shù)器當(dāng)前的值和計(jì)滿信號(hào)的計(jì)數(shù)器. module counter#( parameter WIDTH = 4)(input clk,input preset,output reg [WIDTH-1:0] count,output reg full);// always時(shí)許塊中使用非阻塞賦值always @ (posedge clk or negedge preset) begin //時(shí)鐘上升沿和復(fù)位下降沿觸發(fā)if(~preset)begincount <= 0;endelse begin //一定要加elsecount <= count+1;endendalways@(*)beginfull = (count==2**WIDTH-1);endendmodule

新建仿真文件
與新建設(shè)計(jì)文件類似

• 在界面中找到"Source"框, 點(diǎn)擊"+", 選擇"Add or create simulation sources", 點(diǎn)擊next.
• 點(diǎn)擊Creat file, 指定語言類型, 文件名字, 文件存放的位置, 完成仿真文件的新建.
• 雙擊Source窗口下面, "Simulation Sources"下的設(shè)計(jì)文件(在這里, 我命名為counter), 即可打開, 進(jìn)行編輯.
  

仿真文件所在處

完成仿真文件的編寫
該四進(jìn)制的計(jì)數(shù)器的tesetbenc文件如下:

`timescale 1ns / 1psmodule counter_testbench#(parameter WIDTH=4)();// 給出對應(yīng)的端口reg clk;reg reset;wire [WIDTH-1:0] count; // 接收模塊的輸出(wire)wire full;// 激勵(lì)的產(chǎn)生initial beginclk = 0;reset = 1;#25 reset = 0;#25 reset = 1; endalways begin# 5 clk = ~clk;endalways begin#100;if ($time >= 10000) $finish ;end// 連接counter c1(.clk(clk),.preset(reset),.count(count),.full(full));endmodule

點(diǎn)擊"Run Simulation"進(jìn)行功能仿真

SIMULATION按鈕所在處

仿真結(jié)果如下圖所示, 可見, 該計(jì)數(shù)器功能正常

仿真結(jié)果

點(diǎn)擊SYTHESIS按鈕, 進(jìn)行綜合, 以獲得對應(yīng)門級(jí)網(wǎng)表

綜合按鈕所在處

點(diǎn)擊IMPLEMENTATUON按鈕, 進(jìn)行實(shí)現(xiàn), 以獲得比特流

實(shí)現(xiàn)按鈕所在處

三. 使用vivado過程中可能遇到的問題(持續(xù)更新中)

功能仿真時(shí)顯示(current time: 0fs)
遇到這個(gè)問題, 點(diǎn)擊結(jié)束仿真, 會(huì)跳到出現(xiàn)問題的那一行
可能原因:
- 在設(shè)計(jì)文件中, always沒有加敏感信號(hào)列表
- 循環(huán)為死循環(huán), 缺少跳出循環(huán)的條件

功能仿真時(shí), 輸出信號(hào)均為X
可能原因:
- reset信號(hào)沒有連接上, 在寫異步復(fù)位時(shí)候一定要嚴(yán)格按照以下格式(if 和 else)

always @ (posedge clk or negedge preset) begin //時(shí)鐘上升沿和復(fù)位下降沿觸發(fā)if(~preset)begincount <= 0;endelse begin //一定要加elsecount <= count+1;endend

四. 擴(kuò)展閱讀資料

上面只是簡單介紹了Vivado的部分內(nèi)容, 想要更加詳細(xì), 更加具體地了解Vivado的使用, 還可以閱讀Vivado的官方用戶手冊.查找地址: https://china.xilinx.com/products/design-tools/vivado.html#resources

總結(jié)

以上是生活随笔為你收集整理的Vivado的安装以及使用_入门的全部內(nèi)容，希望文章能夠幫你解決所遇到的問題。

如果覺得生活随笔網(wǎng)站內(nèi)容還不錯(cuò)，歡迎將生活随笔推薦給好友。