非整數(shù)倍數(shù)數(shù)據(jù)位寬轉(zhuǎn)換8to12

題目描述
實(shí)現(xiàn)數(shù)據(jù)位寬轉(zhuǎn)換電路，實(shí)現(xiàn)8bit數(shù)據(jù)輸入轉(zhuǎn)換為12bit數(shù)據(jù)輸出。其中，先到的數(shù)據(jù)應(yīng)置于輸出的高bit位。

電路的接口如下圖所示。valid_in用來(lái)指示數(shù)據(jù)輸入data_in的有效性，valid_out用來(lái)指示數(shù)據(jù)輸出data_out的有效性；clk是時(shí)鐘信號(hào)；rst_n是異步復(fù)位信號(hào)。

`timescale 1ns/1nsmodule width_8to12(input clk , input rst_n ,input valid_in ,input [7:0] data_in ,output reg valid_out,output reg [11:0] data_out );reg [1:0] cnt;always@(posedge clk or negedge rst_n)beginif(!rst_n)cnt <= 2'b0;else if(valid_in == 1'b1 && cnt == 2'd2)cnt <= 2'b0;else if(valid_in == 1'b1)cnt <= cnt + 1'b1;elsecnt <= cnt;endalways@(posedge clk or negedge rst_n)beginif(!rst_n)valid_out <= 1'b0;else if(valid_in == 1'b1 && cnt == 2'd1)valid_out <= 1'b1;else if(valid_in == 1'b1 && cnt == 2'd2)valid_out <= 1'b1;elsevalid_out <= 1'b0;endreg[7:0] data_in_reg;always@(posedge clk or negedge rst_n)beginif(!rst_n)data_in_reg <= 8'b0;elsedata_in_reg <= data_in;endalways@(posedge clk or negedge rst_n)beginif(!rst_n)data_out <= 12'b0;else if(valid_in == 1'b1 && cnt == 2'd1)data_out <= {data_in_reg,data_in[7:4]};else if(valid_in == 1'b1 && cnt == 2'd2)data_out <= {data_in_reg[3:0],data_in};end endmodule

總結(jié)

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