這里我們默認您已經新建好了工程，選擇【File】-【New】命令，出現以下對話框

選擇Verilog HDL File項，單擊【OK】，出現以下對話框，默認文件名為Verilog1.v

選擇【File】-【Save As】命令，改變文件名，本實例改為exercise290與工程名一致

在工作區輸入以下程序：

module exercise2(a,b,cin,sum1,sum2,cout1,sum2,cout2);
input a,b,cin;
output sum1,cout1,sum2,cout2;
assign sum1=a^b^cin;
assign cout1=(a&&b)||(a&&cin)||(b&&cin);
assign {cout2,sum2}=a+b+cin;
endmodule

選擇【Processing】-【Compiler Toor】命令，出現Compiler Toor對話框，單擊Start按鈕后，開始編譯。編譯完成后，單擊Report按鈕，查看編譯報告如下

新建波形文件.vwf。

選擇【File】-【New】命令，出現New對話框，選擇Other Files選項卡上的Vector Waveform File項。單擊【OK】按鈕，出現波形窗口，改名為exercise2.vwf；

將所列出的端口拖放到波形文件的引腳編輯區

功能仿真

在文件中設置各輸入的值

選擇【Processing】-【Simulator Tool】命令，出現Simulator Tool對話框，在Simulator mode欄中選項功能仿真模式Function。單擊Generate Functional Simulation Netlist按鈕，生成功能仿真網表

在Simulation input欄中指定.vwf輸入文件的路徑和文件名。然后單擊【start】按鈕，仿真成功后，單擊OK按鈕關閉信息窗口。單擊【report】按鈕觀察功能仿真結果

時序仿真

選擇【Processing】-【Simulator Tool】命令，出現Simulator Tool對話框，在Simulator mode欄中選項功能仿真模式Timing，然后單擊【start】按鈕，仿真成功后，單擊OK按鈕關閉信息窗口。單擊【report】按鈕觀察時序仿真結果

選擇【Processing】-【Classic Timing Analyzer Tool】命令，打開Classic Timing Analyzer Tool對話框

單擊【start】按鈕，分析成功后，單擊【ok】按鈕關閉信息窗，單擊單擊【report】按鈕觀察時序分析結果

單擊【Compiler Report】窗口左側的Timing Analyzer-tpd項，觀察電路輸入-輸出的傳輸延時

觀察編譯（綜合）結果

觀察電路圖：選擇【Tools】-【Netlist Viewers】-【RTL Viewer】命令

觀察時序狀態機圖：選擇【Tools】-【Netlist Viewers】-【State Machine Viewer】命令，本例是組合邏輯，沒有狀態機

觀察適配后的電路圖：選擇【Tools】-【Netlist Viewers】-【Technology Map Viewer】命令

觀察映射后的電路圖：選擇【Tools】-【Netlist Viewers】-【State Machine Viewer（Post-Mapping）】命令

觀察器件內部的布局布線網表，選擇【Assignments】-【Timing Closure Floorplan】命令